D램 세계 1위 SK하이닉스, 10나노 이하 신기술로 ‘30년 왕좌’ 노린다

반도체 회로 분야 최고 권위 학술대회서
자사 차세대 D램 미래 기술 로드맵 공개
4F² VG·3D D램으로 10나노 돌파 예고
“젊은 엔지니어 이정표 될 비전 제시해”

고대역폭메모리(HBM) 선전에 힘입어 올해 1분기 전 세계 D램 시장 점유율 1위를 차지한 SK하이닉스가 차세대 D램으로 향후 회사의 30년을 이끌어가겠다고 선언했다.

SK하이닉스는 일본 교토에서 열린 ‘IEEE VLSI 심포지엄 2025’에서 차세대 D램 기술 로드맵을 공식 발표했다고 10일 밝혔다. IEEE VLSI 심포지엄은 반도체 회로 및 공정 기술 분야에서 세계 최고 권위를 인정받는 학술대회로, 매년 미국과 일본에서 번갈아 개최된다.

차선용 SK하이닉스 미래기술연구원장(CTO)은 행사 3일차인 이날 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로 기조연설에 나섰다. 차 CTO는 “현재의 테크 플랫폼을 적용한 미세 공정은 점차 (D램) 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “10나노 이하부턴 새로운 플랫폼으로 기술적 한계를 돌파하겠다”고 예고했다.

이는 메모리 업계에 불어닥친 극미세화 공정 경쟁에서 우위를 차지하겠다는 선언이다. 나노는 반도체 회로 선폭을 의미하는 단위로, 선폭이 좁을수록 공정 난이도는 높아지지만 메모리 소비전력이 줄고 처리 속도가 빨라진다. D램은 한때 20나노대가 한계로 여겨졌지만 인공지능(AI) 확산으로 HBM 등 고성능 D램 수요가 증가하면서 10나노대 공정 도입이 활발해졌고, SK하이닉스는 지난해 8월 세계 최초로 현존 D램 중 가장 미세화한 10나노급 6세대 1c 공정 기술 개발에 성공한 바 있다. 업계에서 추정하는 1c 기술은 11∼12나노 수준으로, 10나노대에서 가장 초반으로 평가받는다.

SK하이닉스는 10나노의 벽을 허물고 차세대 D램도 선점하겠다는 구상이다. 차 CTO는 이를 위해 향후 D램 공정에 ‘4F² 버티컬게이트’ 기술을 적용할 계획을 밝혔다. 4F² 버티컬게이트는 D램의 셀 면적은 최소화하고 수직 게이트 구조를 통해 고집적, 고속, 저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다.

차선용 SK하이닉스 미래기술연구원장(CTO).

D램은 셀 단위로 데이터를 저장하는데, 이 셀 하나가 차지하는 면적을 F²(F는 반도체의 최소 선폭)라고 표현한다. 결국 4F²는 한 개의 셀이 2F x 2F 면적을 차지한다는 의미로, 현재 일반적으로 적용되는 6F²보다 한 칩 안에 더 많은 셀을 넣을 수 있다. SK하이닉스는 “4F²셀과 함께 회로부를 셀 영역 아래로 배치하는 웨이퍼 본딩 기술을 적용하면 셀 효율은 물론 전기적 특성까지 개선되는 효과를 기대할 수 있다”고 덧붙였다.

차 CTO는 3D D램 기술도 차세대 D램의 핵심축으로 제시했다. 3D D램은 셀을 수평이 아닌 수직으로 쌓아 올리는 기술로, 단위 면적당 용량을 크게 늘리고 대용량 데이터를 빠르게 처리하는 장점이 있다. 업계에서는 3D D램 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 우려가 있지만, SK하이닉스는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침이다.

차 CTO는 “2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다”며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 밝혔다.

이동수 기자 [e-mail]